אולדק מוסיפה Xilinx UltraScale לפתרון HES האחרון להאצת סימולציות FPGA, אמולציה ויצירת אבות טיפוס שייחשף ב-SemIsrael 2016
איירפורט סיטי, ישראל, 14 בנובמבר 2016, (BUSINESS WIRE) :
Aldec, Inc., חלוצה בפתרונות סימולציית שפת HDL מעורבת ואימות בסיוע חומרה לתכנונים של מערכות ומערכות שבבים יעודיים (ASIC), תחשוף את חבילת התוכנה האחרונה HES-DVM™ להאצת אמולציות וסימולציות ב-HES‑DVM™ ובלוחות יצירת אבות טיפוס מהירים פנים-ארגוניים מותאמים ספציפית ב-SemIsrael Expo.
המפיצה של אולדק, Advanced Semiconductor Technology (AST), תהיה זמינה להדגים את הפתרון החדש באירוע שייערך באיירפורט סיטי, ישראל ב-15 בנובמבר 2016.
המהדורה האחרונה של HES-DVM מספקת זרימת הגדרות עבור טכנולוגיית Xilinx® UltraScale™ FPGA ותומכת בלוח HES חדש: ה-HES7XUS1320BPX כולל שלושה התקני XCVU440 על לוח מעגלים אחד עם קיבולת מוערכת של 79 מיליון שערי ASIC, בחירה אופטימלית לאמולציה ויצירת אבות טיפוס של תכנוני מערכות על שבב (SoC) בינוניות. לתכנונים גדולים יותר, אפשר להגדיל את המערכת באמצעות כרטיס הרחבה שיכול לחבר עד ארבעה לוחות כדי לספק קיבולת של 316 מיליון שערי ASIC.
עם HES-DVM, אפשר להשתמש מחדש באותו לוח יצירת אבות טיפוס להאצת סימולציה או אמולציה משותפת עם מודלים וירטואליים. החיבור עם סימולטורים או פלטפורמות וירטואליות מבוסס על SCE-MI סטנדרטי של Accellera שהוא מימשק ברמת הטרנזקציה. המהדורה הזאת של HES-DVM מוסיפה תמיכה ב-SV-Connect שהוצג במהדורה האחרונה של SCE-MI 2.3 כדי לאפשר שילוב של טרנזקטורים מבוססי Function עם סביבות בדיקה SystemVerilog או UVM. עם SV-Connect קוד המקור ב-C לפונקציות DPI-C נוצר אוטומטית כדי לחסוך בזמן ולהגביר את היצרניות של מהנדסי האימות.
"האימות של תכנוני SoC ASIC משמעו לעיתים קרובות דרישות סותרות. מהנדסי התוכנה דורשים אב טיפוס של התכנון שפועל בתדירות שעון גבוהה, אבל מהנדסי החומרה ממשיכים לבקש יותר יותר בדיקות דיבוג ויכולת שליטה. זאת הסיבה שחברות תכנון החזיקו פלטפורמות נפרדות – יצירת אבות טיפוס של FPGA בשביל מפתחי תוכנה ואמולציית ביג-בוקס בשביל מהנדסי אימות חומרה", אמר קשישטוף שצ'ור, מנהל מוצרי אימות חומרה.
"HES-DVM של אולדק היא הפתרון היחידי לכפילות הבלתי יעילה הזאת של משאבי חומרה. על סמך המשוב מהלקוחות שלנו, הוספנו את היכולת ליצור יישום תכנון אחד שמשלב אמולציה ויצירת אבות טיפוס של תחומי שעון כדי לענות על הדרישות של כל הצוותים שבפרויקט SoC".
המהדורה האחרונה של HES-DVM מאפשרת גם לחבר שעונים שפועלים באופן חופשי ואסינכרוניים לתכנון שמיושם ב-FPGA, צעד גדול קדימה שמאפשר קיום משותף הרמוני של אמולציה שכוללת יכולות דיבוג מקיפות ויצירת אבות טיפוס תוך השגת יחסי שעונים משמעותית גבוהים יותר.
זמינות
HES-DVM 2016.10 זמינה עכשיו. לפרטים נוספים או כדי להעריך, בקרו בבקשה את המפיצה של אולדק AST בביתן #38 ב-SemIsrael Expo, צרו קשר עם [email protected], חייגו +1 (702) 990-4400 או התקשרו עם שותפי ההפצה שלנו בעולם.
אודות HES-DVM
HES-DVM™ היא סביבת אימות היברידית אוטומטית ומדרגית במלואה לתכנונים של SoC ו-ASIC. תוך שימוש בתקני האמולציה המשותפת הכי עדכניים כמו SCE-MI או TLM ובטכנולוגיות ה-FPGA החדישות ביותר, צוותי תכנון של חומרה ותוכנה מקבלים גישה מוקדמת לאב טיפוס החומרה של התכנון. משתמשים ב-HES-DVM במעבדות בכל העולם למשימות שכוללות האצת סימולציות, אמולציה, אבות טיפוס וירטואליים היברידיים, אמולציה משותפת, אמולציה בתוך מעגלים ואימות תוכנה במהירויות של מה"צ. מידע נוסף על פתרונות אמולציית החומרה של אלדק.
אודות אולדק
Aldec Inc., שהמטה שלה בהנדרסון, נבדה, היא מובילת ענף באימות תכנונים אלקטרוניים ומציעה חבילת טכנולוגיות פטנטית שכוללת: תכנון RTL, סימולטורים RTL, אימות בסיוע חומרה, יצירת אבות טיפוס של SoC ו-ASIC, בדיקת כללי תכנון, אימות CDC, ליבות IP, ניהול מחזור החיים של הדרישות, אימות פונקציונלי DO-254 ופתרונות צבאיים/ תעופתיים.
אולדק הוא סימן מסחר רשום של Aldec, Inc.. כל סימני המסחר או סימני המסחר הרשומים האחרים הם רכושם של בעלים, בהתאמה.
אנשי קשר
Aldec, Inc.
Christina Toole, +1 702-990-4400
christinat@aldec.com
מקור: Aldec, Inc.
צפו בהודעה לעיתונות הזאת במקור בשפה האנגלית באינטרנט בכתובת: http://www.businesswire.com/news/home/20161114005028/en
*** הידיעה מופצת בעולם על ידי חברת התקשורת הבינלאומית Business Wire
תגיות של המאמר:
|
